Компания Altera выпустила набор средств поддержки интерфейса JESD204B

Стандарт JESD204B, разработанный организацией JEDEC, является новой ревизией JESD204(вышел в 2011 году), описывающего высокоскоростной последовательный интерфейс с современными микросхемами аналогово-цифровых преобразователей (АЦП) и цифро-аналоговых преобразователей (ЦАП). Он применяется во многих системах использующих высокоскоростные ЦАП/АЦП: радары, сотовая связь, программно-определяемые радиосистемы, медицинское диагностическое оборудование и др. Применение стандарта  JESD204B позволяет существенно упростить процесс проектирования печатных плат для соответствующих систем.
Компания Altera разработала пакет средств для поддержки разработок, применяющих стандарт JESD204B. Он состоит из IP-ядер, примеров проектирования, отладочных плат и отчетов о совместимости с новейшими микросхемами ЦАП/АЦП. Компания Altera активно сотрудничает с основными производителями ЦАП/АЦП для обеспечения совместимости. На данный момент обеспечена полная совместимость с микросхемами лидеров данного рынка: Analog Devices и Texas Instruments. Планируется обеспечить совместимость с  ЦАП/АЦП и других производителей. Разработанное компанией Altera IP-ядро JESD204B уникально в своем роде и реализует физический,  канальный и транспортный уровни протокола, что значительно упрощает процесс проектирования для разработчика. Данное IP-ядро обеспечивает скорость обмена до 12,5 Гбит/с.
Разработанный компанией Altera набор средств поддержки JESD204B ориентирован на пятое поколение СБИС ПЛ Altera, выполненное по технологии 28 нм: Stratix V,  Arria V, Cyclone V, однако текущая версия IP-ядра JESD204B поддерживает только Startix V и Arria V. Видеоматериалы, документацию, отчеты о совместимости можно посмотреть на официальном сайте Altera: www.altera.com/jesd204b