Загрузка программных средств разработки

Анонсированы новые семейства реконфигурируемых систем на кристалле SoC FPGA - Arria V SoC и Cyclone V SoC

02
ноя
2011

Микросхемы этих семейств содержат матрицы конфигурируемой логики, аналогичные ПЛИС Arria V и Cyclone V соответственно. Помимо этого, системы на кристалле содержат аппаратный процессорный блок, 64 килобайта встроенного ОЗУ, контроллер внешней памяти с возможность коррекции ошибок, и высокоскоростную системную шину, соединяющую все компоненты системы на кристалле. Микросхемы Arria V SoC и Cyclone V SoC будут выпускаться по технологии 28 нм.
Матрицы программируемой логики содержат до 460 тысяч (для Arria V SoC) и до 110 тысяч (для Cyclone V SoC) эквивалентных логических элементов, DSP-блоки переменной точности, встроенные высокоскоростные трансиверы, аппаратный контроллер PCI Express, и до трех аппаратных контроллеров внешней динамической памяти. Аппаратный процессорный блок содержит два процессорных ядра ARM Cortex A9 c тактовой частотой 800 МГц. Каждое процессорное ядро имеет встроенный сопроцессор с поддержкой вычислений с плавающей точкой, мультимедийный блок NEON и кэш-память первого уровня. Кэш-память второго уровня является общей для обоих процессорных ядер. Процессорный блок содержит богатый набор периферийных устройств (Ethernet, USB, SPI, I2C,CAN, UART и др.). Пиковая производительность процессорного блока составляет 4000 DMIPS при энергопотреблении не более 1,8 Ватта. Электропитание процессорного блока и матрицы программируемой логики осуществляется независимо друг от друга. При необходимости, в процессе работы матрица программируемой логики может быть обесточена. Загрузка системы на кристалле может осуществляться в любом порядке:

  • первым стартует процессорный блок, и под его управлением происходит конфигурирование матрицы программируемой логики;
  • первой конфигурируется матрица программируемой логики, и под ее управлением осуществляется загрузка исполняемого кода процессорного блока.


Создание аппаратной части проектов для SoC FPGA происходит в САПР Quartus II, в среде системной интеграции Qsys.
Исполняемый код для процессорного блока может быть создан в любом программном пакете, поддерживающем ядро Cortex A9, например ARM RVDS, Wind River Workbench или CNU GCC.
Микросхемы семейств Arria V SoC и Cycloe V SoC будут доступными для заказа в 2012 году. Тем не менее, начать разработку проектов на основе SoC FPGA можно уже сейчас - для этого фирма Altera предлагает среду функциональной симуляции Virtual Target.
Более подробная информация о новых семействах Arria V SoC и Cyclone V SoC доступна на сайте Altera.

← Все новости

Дистрибуция электронных компонентов www.efo.ru

Конструктивы и корпуса РЭА
www.korpusa.ru

Микроконтроллеры
www.mymcu.ru

Электротехническая продукция www.efo-electro.ru

Источники питания
www.powel.ru

Мир беспроводных решений
www.wless.ru

Волоконно-оптические компоненты www.infiber.ru

Профессиональные усилители класса D www.sound-power.ru

Датчики и первичные преобразователи www.efo-sensor.ru

Кварцевые резонаторы и генераторы www.golledge.ru

Силовая электроника
www.efo-power.ru

Контрольно-измерительные приборы www.efometry.ru

Компоненты для промавтоматики www.efomation.ru

Продукция Lattice Semiconductor www.latticesemi.ru

© All rights reserved. EFO Ltd. При использовании материалов ссылка на источник обязательна.

Создание сайта
ОлевМедиа, 2012